1. TI Radar Cascade
- 4D FMCW Radar 이해 와 용어
4D FMCW Radar 이해
- Radar 와 RF Communcation 비교
RF Communication 과 MIMO-Radar Virtual Array 구성파악
2.2 MIMO-FMCW Radar 부분파악
아래의 내용은 일단 Radar를 직접적으로 개발을 해보지 못했기 때문에, 각 TI 문서를 보고 이해한 수준이라 틀린 부분이 많이 있을 수 있다.
- Cacade 란?
Cascade Radar는 Sigle Radar를 여러 개 붙혀서 사용하는 기술이라고 생각하면 되겠으며,
핵심은 Anthena 설계와 각 Clock의 동기화일 것 같다.
동시에 물리적 Single Radar를 여러 개 사용하면, 각 Virtual Array(Channel)을 확장이 쉬우므로,
각 Channel의 수가 엄청나게 늘어난다.
다만, 상위 계산량이 더 증가하겠지만, 이 부분은 TDA 기반으로 다시 봐야 할 듯 하다.
TI TDA의 경우, OMAP 이후 생산된 것으로 내가 처음 접한 지는 오래되었다.
그때만 당시만 해도, mmWave가 Radar 가 아니라 5G 라고 단정 지어 생각해서 그렇게 비중을 두고 보지 않았다.
(사실 Radar라는 것을 몰랐으니?)
- TI Automotive Image Radar 설계 (Cascade 이해)
TI 경우, Image Radar 관련 Cascade 부터 MIMO 기술들을 공유해주고 있지만,
세부적인 것은 보드기반으로 개발과 테스트 및 각 Tool들을 사용해보고 나서 이야기 해야 할 것 같다.(mmWaveSDK 기반으로 제공)
TI에서 제공하는 각 모든 Radar 를 쉽게 파악
좌측 4D image 확인가능
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| https://www.ti.com/content/dam/videos/external-videos/en-us/4/3816841626001/6073597470001.mp4/subassets/07_ti_automotive_mmwave_radar_solution_0.pdf |
1.1 Radar Cascade Design 과 DRAM Design 비교
개인적으로, 처음부터 Radar 와 DRAM PCB 부분이 많은 부분이 비슷한 것 같아 아래와 같이 간단히 정리했고, 비슷할 거라고 생각했다.
- PCB Design 공통 사항의 추측
물론, 비슷하다는 것이 개인 생각이므로, 아래의 나의 추측이 틀리 수도 있음
- Trace Length : 둘 다 Trace Length는 민감하며, 중요할 것으로 생각?(어떻게 보정?)
- Signal Reflection: 반사 파에 대해 부분을 제거하는 부분 (RF가 아니라 Clock Refrection)
- Timing 보정: RAM처럼 Timing 보정을 위해서 DLL 이용하여 보정하는가?
- PCB Radar Cascade Design
Clcok을 Master 와 Slave 개념으로 동기화를 하고 있으며,이 부분은 추후 다시 다른 Chip 제조사에서 확인 해보겠다.
2.6 Anthena
2.6.1 TX and RX Antenna Arrays
Table 5. RX Antenna Array Dimensions
Table 6. TX Antenna Array Dimensions (continued)
RX는 전부 좌/우(Azimuth)위치가 거의 동일한 듯하고, TX를 이용하여 상/하(Elevation)을 하는 듯하다.
- PCB DRAM Design 과 설정
아래 부분은 이전에 내가 DRAM 설계 및 Timing 도, 직접 Datasheet기반으로 설정할 때, 정리해 둔것이다.(RADAR 와 비교)
1.2 TI Cascade Radar Clock Sync
처음 TI 문서를 보기 전에, 이 부분을 Clock Sync 를 아마 RAM 과 비슷할 것 이라고 거의 추측으로 예상하며 생각했다.(처음부터 나의 생각은, 거의 상위로 결론 지었다?)
아래 문서를 보고 상위 나의 생각(DLL로 보정하고 사용할 줄 알았는데) 은 거의 다 틀린 것 같으며, 일단 아래의 기반으로 Clock Sync 이해 보도록 하자
더불어 나중에 시간이 되면, Calibration 부분 과 PCB Design Guide도 보도록 하자
- Cascaded AWR2243의 Clock 공유와 동기화(Master/Slave)
Cacade 의 핵심은 Master / Slave 모드이며, 모든 Clock은 Master가 Control하여 동작하는 것이다.
Cacade 의미도 Clock Cascade(직렬화) 의미 인 것 같다.
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| https://www.ti.com/lit/an/swra574b/swra574b.pdf |
- 상위 1번/2번 Clock 동기화
- Master : 상위 1번 Clock를 가지고 있는 Single Radar
- Slave : 상위 2번 OSC_CLKOUT 으로 Clock 넘겨줌
관련핀
- OSC_CLKOUT
- CLKP
- CLKM
상위로 일단 Clock의 오차를 줄여서 사용이 가능할 것이지만, 완벽한 Clock Sync는 되지 않는다.
- 상위 3번 20GHz 의 Clock 동기화
- Master : FMCW_SYNOUT 만들고 이를 다시 FMCW_SYNIN Master 와 Slave가 동일 하게 받는 구조
- Slave : 상위 FMCW_SYNOUT를 받아 FMCW_SYNIN 넣는 구조 (20GHz SYNTH 미사용)
관련핀
- FMCW_SYNOUT
- FMCW_CLKOUT: 1번 과 동일
- FMCW_SYNIN1
- FMCW_SYNIN2
아래와 같이 중간에서 Splitter를 통해서 PCB Trace Lenth 동일하게 설계 후, 이를 양쪽으로 다시 넣는 구조이다.
거의 Clock 동기화가 되겠지만, 안될 가능성도 있을 거 같기는 한데, 현재 생각으로는 PLL로 보정해서 사용 할 것 같다.
핵심은 Splitter 기반의 Trace Length , 즉 Routing 방법일 거 같다.
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| https://www.ti.com/lit/an/swra574b/swra574b.pdf |
- 상위 4번 Digitlal Frame Sync 필요
- Master: SYNC_OUT 과 SYNC_IN 을 양쪽으로 Device 넣는 구조
- Slave : SYNC_IN 받는 구조
별도로 Digtal Sync가 별도로 존재하여, SYNC_OUT 과 SYNC_IN 다시 또 동일하게 설계
현재 파악한 것으로 생각하면, Chirp의 처음 시작의 Sync부분 인 듯 하다. (현재 이해하기로?)
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| https://www.ti.com/lit/an/swra574b/swra574b.pdf |
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| https://www.ti.com/lit/ds/swrs223d/swrs223d.pdf |
- Cacade 지원 되는 TI Radar
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| https://www.ti.com/lit/ds/swrs223d/swrs223d.pdf |
1.3 TI TDA2 기반의 Radar 4개 구조
물리적 Anthenna 설계로 보면, 간단히 Virtual Array를 파악 가능
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| https://www.ti.com/lit/ug/swru553a/swru553a.pdf |
- TX Antenna 기반으로 Elevation Anthenna 설계
Virtual Array 보면, Anthena 설계 간단히 보면 Azimuth 우선적으로 설계가 되어 진 거 같다.
Elevation 단계가 별로 이다.
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| https://www.ti.com/lit/ug/swru553a/swru553a.pdf |
- TI AWRx RF 4 개 와 Lattice FPGA 와 TDA2 설계
12TX x 16RX Anthena 와 각 Anthena 설계
TDM-MIMO (아마 Chirp도 별도로 Desgin해서 사용 해야할 듯??, 추후 시간이 되며 더 보도록??)
1.4 TI Cacade image Radar EVM 정보 및 링크
TI mmWave Cascade Image Radar EVM 과 구조 (최신 Revision 과 이전비교 하도록)
관련자료들은, 링크만 남기도록 하며, 세부사항 은 생략하도록 하겠다.
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